[实用新型] 一种具备自适应缓存的多目成像电路 – CN215871605U 全文链接一   全文链接二

 
基本信息
申请号
CN202121557850.3
申请日
20210709
公开(公告)号
CN215871605U
公开(公告)日
20220218
申请(专利权)人
中国科学院西安光学精密机械研究所
申请人地址
710119 陕西省西安市高新区新型工业园信息大道17号
发明人
夏璞;李思远;陈小来;高晓惠;孔亮;杨凡超 专利类型 实用新型
摘要
本实用新型提供一种具备自适应缓存的多目成像电路,解决现有多目成像系统集成度低、电源功耗高;需要上位机软件对多路独立相机进行协同控制,增加上位机软件开发成本且控制较为繁琐;针对不同积分时间,各探测器无法任意设定曝光起始时刻的问题。该电路包括FPGA、乒乓缓存器、数据输出接口、电源管理模块和N片CMOS探测器;FPGA与N片CMOS探测器分别连接;FPGA内设有N个缓存FIFO,分别存储N片CMOS探测器输出的原始图像信号;乒乓缓存器包括采用乒乓缓存方式的2个DDR缓存,每个DDR缓存包括N个缓存区,用于分别缓存N个缓存FIFO的图像数据;FPGA用于将DDR缓存的N个图像数据进行图像拼接,得到完整多目拼接图像;数据输出接口与FPGA连接,用于输出多目拼接图像。
主权项
1.一种具备自适应缓存的多目成像电路,其特征在于:包括FPGA、乒乓缓存器、数据输出接口、电源管理模块和N片CMOS探测器,N为大于1的整数;所述FPGA与N片CMOS探测器分别连接,用于向CMOS探测器发送驱动信号;所述FPGA内设有N个缓存FIFO,用于分别存储N片CMOS探测器输出的原始图像信号;所述乒乓缓存器包括采用乒乓缓存方式的2个DDR缓存,每个DDR缓存包括N个缓存区,用于分别缓存N个缓存FIFO的图像数据;所述FPGA用于将DDR缓存的N个图像数据进行图像拼接,得到完整多目拼接图像;所述数据输出接口与FPGA连接,用于输出多目拼接图像;所述电源管理模块用于向FPGA、乒乓缓存器和N片CMOS探测器供电。

 

 
IPC信息
IPC主分类号
H04N5/374
H 电学

H04 电通信技术

H04N 图像通信,例如电视

 

 
法律状态信息
法律状态公告日
20220218
法律状态
授权 法律状态信息
CN202121557850 20220218 授权 授权

 

 
代理信息
代理机构名称
西安智邦专利商标代理有限公司 61211
代理人姓名
董娜